El funcionamiento interno de estos dispositivos se rige por dos estados bien diferenciados a los cuales se les asigna los valores lógicos uno o cero. La convención es asignar el valor lógico uno al interruptor y el valor lógico cero al interruptor abierto. En lugar de interruptores se usan transistores bipolares o unipolares.
Configuraciones de Salida en las Compuertas TTL
Las compuertas TTL tienes tres tipos de configuraciones de salida:
- Salida de Colector Abierto.
- Salida de Poste Totémico.
- Salida de Tres Estados.
Compuerta con Salida de Colector Abierto
La compuerta básica TTL fue una modificación DTL. La figura de la compuerta citada se muestra en la figura 9.2.1.
Figura 9.2.1. Compuerta NAND TTL de colector abierto
La resistencia externa RL debe conectarse para que la salida hale hacia el nivel alto, cuando el transistor Q3 está en corte.
Si cualquiera de los niveles lógicos de entrada es cero, la juntura base-emisor en Q1 se polariza directamente. Por consiguiente, la tensión en la base Q1 es igual a:
0.2 V(Tensión de entrada) + 0.7(VbeQ1) = VbQ1 = 0.9 V
El transistor Q3 comienza a conducir cuando la suma de las caídas de tensión de VbcQ1, VbeQ2 y VbeQ3 sean superiores a 1.8 V. Como la tensión en VbQ1 es 0.9.V, el transistor Q3queda en estado de corte. Por lo tanto, sí se conecta una resistencia al colector, la tensión de salida será un 1 lógico.
Si todos los niveles lógicos de entrada son 1, los transistores Q2 y Q3 se saturan debido a que la tensión en la base de Q1 es superior a la suma de las caídas de tensión VbcQ1, VbeQ2y VbeQ3. Entonces el estado de salida es igual a cero lógico (0).
Compuerta con Salida de Tipo Totémico (Totem Pole)
Las compuertas se caracterizan por tener una impedancia de salida determinada. Esta impedancia se compone de una resistencia más una capacitancia. La capacitancia se carga exponencialmente de bajo a alto según la constante de tiempo RC, cuando el transistor de salida pasa de bajo a alto. La diferencia entre una compuerta de colector abierto y una de tipo totémico radica en el transistor Q4 y el diodo D1.
Figura 9.2.2. Compuerta TTL de salida tipo totémico
La salida es baja cuando Q2 y Q3 se encuentran en saturación como en la compuerta de colector abierto. La ecuación siguiente expresa el valor de la tensión en el colector de Q2:
0.7(VbeQ3) + 0.2 V(VceQ2) = VcQ2 = 0.9 V
Como F = VceQ3 = 0.2 V, el transistor Q4 está en corte por:
0.6 V(VbeQ4) + 0.6 V(VD1) < 0.11 V(VcQ2 ó VbQ4)
ya que VcQ2 = VbQ4 . Por lo tanto Q4 está en corte. El diodo se coloca para provocar una caída en el lazo y asegurar el corte de Q4 con Q3 saturado.
En una transición de estado lógico 1 en la salida por causa de cambio en la entrada a 0, los transistores Q2 y Q3 se cortan. En este caso, la salida se mantiene un instante de tiempo baja debido a que el voltaje en el condensador no puede cambiar instantáneamente. En el momento que Q2 entra en corte, Q4 conduce por el voltaje conectado a su base a través de la resistencia de 1.6 KW. El transistor Q4 se satura momentáneamente por la corriente exigida por el condensador, incrementándose el voltaje de acuerdo a una constante de tiempoRC. El proceso anterior es rápido por la baja resistencia equivalente entre 130 KW, la resistencia de saturación del transistor y la resistencia del diodo. Por consiguiente, la transición de un valor lógico bajo a uno alto es más rápida. En la medida de acumulación de carga a la salida, el voltaje de salida la corriente por el transistor Q4 disminuye, por lo que éste pasa a la región activa. Entonces, el voltaje de salida es:
F = 5 - 0.6 V(VbeQ4) - 0.6 V(VD1) = 3.6 V
Compuerta con Salida de Tres Estados (Triestado)
Las compuertas de tres estados por su construcción se clasifican en TTL y CMOS.
La compuerta de tres estados se presenta en las compuertas de tipo totémico que permiten la conexión alambrada de las salidas para formar un bus común.
Las compuertas de tres estados tienen los siguientes estados de salida:
- Un estado de bajo nivel (0).
- Un estado de alto nivel (1).
- un estado de alta impedancia o estado flotante (Z).
En la figura 9.2.3. se muestran los símbolos de las compuertas.
Figura 9.2.3. Compuertas de tres estados
La compuerta de tres estados funciona normalmente con la entrada B1 en alto. La compuerta inversora de tres estados se activa en su funcionamiento con la entrada B2 en bajo. Cuando la entrada C es baja, la salida es un circuito abierto con con una impedancia alta, independiente del valor lógico en la entrada A1 (Ver figura Figura 9.2.3.a). En el estado Z no existe posibilidad de circulación de corriente en ningún sentido. En la tabla 9.2.1. se indican los valores de salida para estas dos compuertas.
| A1 | B1 | C1 | A2 | B2 | C2 |
|---|---|---|---|---|---|
| 0 | 0 | Z | 0 | 0 | 0 |
| 1 | 0 | Z | 1 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 | Z |
| 1 | 1 | 1 | 1 | 1 | Z |
Tabla 9.2.1. Compuertas TTL de tres estados
Compuerta de Tres Estados TTL
El circuito en estado Z se basa en bloquear los dos transistores de la salida Totem- Pole a la vez cuando se active la entrada de control. La figura 9.2.4. muestra el inversor TTL 3-State. La entrada B2 en alto, hace que el transistor T5 se corte; por lo tanto la corriente base colector de T5 satura los transistores T6 y T7. El diodo D6 conduce y esto produce que los transistores de salida del circuito se corten, debido al potencial bajo en el emisor de T1 y el colector de T2. La conducción de T1, bloquea a T2 y T4 no recibe corriente en la base, por lo que entra a estado de corte. De otro lado, el colector del transistor T2 queda a un potencial muy próximo a masa, llevando a T3 a corte.
Figura 9.2.4. Circuito Inversor de tres estados TTL
Compuerta de Tres Estados CMOS
En el circuito CMOS de la figura 9.2.5., el estado de la salida es igual a la entrada sólo si la entrada B1 está en nivel alto (1). Cuando la entrada B1 está en nivel bajo (0), la salida se encuentra en nivel de impedancia alta (Z) y es independiente del nivel de entrada A1. En el funcionamiento del circuito interno de la figura 9.2.5., en el estado de entrada B1=0conduce el transistor QP1 (canal P) y la activación de este elemento hace conducir a QN3 (canal N); por lo tanto el drenador QN3 queda a un potencial de 0 V y esto sitúa al transistorQN5 en estado de corte. El potencial de 0 V en la puerta del transistor QP3 hace conducir a éste, colocando al transistor QP5 en estado de corte. En este estado de la entrada de control, los transistores de salida QP5 y QN5 están en corte y el terminal de salida queda en estado de alta impedancia o tercer estado.
Cuando la entrada B1 está en nivel bajo (1), el estado de salida es igual de la entrada, tal como se deduce del funcionamiento del circuito. Si la compuerta tiene estado de entradaA1=1, conduce el transistor QP5 y QN5 entra en corte, lo cual hace la salida C1 igual a 1. Cuando A1=0, conduce el transistor QN5 y QP5 entra en corte, lo cual hace la salida C1 igual a 0.
Figura 9.2.5. Circuito de tres estados CMOS
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