COMPUERTAS BÁSICAS

Las compuertas básicas se estudiaron en la lección 1 del capítulo 2. Las compuertas se encuentran disponibles según la tecnología de fabricación.

Familia CMOS

Inversor

Un dispositivo CMOS consiste en distintos dispositivos MOS interconectados para formar funciones lógicas. Los circuitos CMOS combinan transistores PMOS y NMOS. El conocimiento sobre el funcionamiento de los transistores MOS es importante para la comprensión de la lección. La convención de los transistores MOS de canal p y canal n es la siguiente:

Figura 9.3.1. Símbolos para transistores MOS

La operación del transistor MOS se basa en los siguientes preceptos básicos:

1. El transistor MOS de canal p conduce cuando el voltaje de puerta a fuente es negativo.
2. El transistor MOS de canal n conduce cuando el voltaje de puerta a fuente es positivo.
3. Cualquiera de los dos dispositivos entra a corte cuando el voltaje de puerta a fuente es cero.

El circuito mostrado en la figura 9.3.2. representa un inversor CMOS y está formado por un transistor de canal tipo P(Q_P1) y otro de canal tipo N(Q_N1). Cuando la entrada A₁ está en nivel bajo (0), Q_P1 y Q_N1 están a potencial cero. La entrada está a 0 V con respecto a la fuente de Q_N1 y a -V_SS con respecto a la fuente de Q_P1. Como resultado el transistor Q_P1 se activa y el transistor Q_N1 se pone en estado de corte. El resultado es un camino de baja impedancia de V_SS a la salida F y uno de alta impedancia de tierra a la salida.

Cuando la entrada A₁ está en nivel alto (1), Q_P1 y Q_N1 están a potencial V_SS. Como resultado el transistor Q_P1 se pone en estado de corte y el transistor Q_N1 se activa. El resultado es un camino de baja impedancia de tierra a la salida y uno de alta impedancia de V_SS a la salida F. La tabla 9.3.1. ilustra los estados en el circuito lógico.

A1	Q1	Q2	F
0	ON	OFF	1
1	OFF	ON	0

Tabla 9.3.1. Tabla de Estados del Inversor CMOS

Figura 9.3.2. Circuito lógico de un inversor CMOS

Compuerta NAND

En una compuerta NAND CMOS, las entradas en nivel alto, hacen que los transistores Q_P1 y Q_P2 entren en corte y ambos transistores Q_N1 y Q_N2 en conducción (Ver Tabla 9.3.2). La salida pasa a bajo (0) a través de Q_N1 y Q_N2.

Cuando ambas entradas están en bajo, Q_P1 y Q_P2 entran a conducción y Q_N1 y Q_N2 entran a corte. La salida pasa a alto a través de Q_P1 y Q_P2.

En las parejas de transistores ya sean de canal n ó de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conducción. La salida pasa a alto (1) acoplandose a través del transistor en conducción a V_SS. El circuito mostrado en la figura 9.3.3. representa una compuerta NAND CMOS.

A1	B1	QP1	QP2	QN1	QN2	F
0	0	ON	ON	OFF	OFF	1
0	1	ON	OFF	OFF	ON	1
1	0	OFF	ON	ON	OFF	1
1	1	OFF	OFF	ON	ON	0

Figura 9.3.3. Circuito lógico de la compuerta NAND CMOS

Las entradas no usadas de una compuerta CMOS no se pueden dejar abiertas, porque la salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS se debe conectar a otra entrada o a uno de los dos terminales de alimentación. Esto también es válido para circuitos secuenciales y demás circuitos CMOS. Ejemplo: Contadores, Flip-Flops, etc.

Compuerta NOR

En una compuerta NOR CMOS, las entradas en nivel alto, hacen que los transistores Q_P1 y Q_P2 entren en corte y ambos transistores Q_N1 y Q_N2 en conducción (Ver Tabla 9.3.3). La salida pasa a bajo (0) a través de Q_N1 y Q_N2.

Cuando ambas entradas están en bajo, Q_P1 y Q_P2 entran a conducción y Q_N1 y Q_N2 entran a corte. La salida pasa a alto (1)a través de Q_P1 y Q_P2.

En las parejas de transistores ya sean de canal n ó de canal p, si cualquier entrada es baja, uno de los transistores entra a corte y otro a conducción. La salida pasa a bajo (0) acoplandose a través del transistor en conducción a tierra. El circuito mostrado en la figura 9.3.4. representa una compuerta NOR CMOS.

A1	B1	QP1	QP2	QN1	QN2	F
0	0	ON	ON	OFF	OFF	1
0	1	ON	OFF	OFF	ON	0
1	0	OFF	ON	ON	OFF	0
1	1	OFF	OFF<	ON	ON<	0

Tabla 9.3.3. Tabla de estados de la compuerta NOR CMOS

Figura 9.3.4. Circuito lógico de la compuerta NOR CMOS

Familia TTL

INVERSOR

La descripción de los elementos del inversor lógico de la figura 9.3.5. se muestra en la tabla 9.3.4. Cuando la entrada E es alta (1), la unión base-emisor de Q₁ se polariza inversamente y la unión base colector se polariza directamente. La circulación de corriente por esta juntura provoca la saturación del transistor Q₂. El transistor Q₂ excita a Q₃, acercándose el potencial de colector de éste a tierra. La tensión de colector de Q₃, bloquea el transistor Q₄.

Cuando la entrada está en nivel bajo (0), la unión base-emisor de Q₁ se polariza directamente y la unión base colector se polariza inversamente. La circulación de corriente por esta juntura tiene el sentido hacia tierra. Q₂ entra en estado de corte por la ausencia de circulación de corriente en su base. Por lo tanto, el colector del transistor Q₂ está en nivel alto y hace entrar en conducción a Q₄. La saturación de Q₄ permite un nivel lógico 1 en la salida. El potencial de tierra en el emisor de Q₂ impide la conducción de Q₃.

Dispositivo	Descripción
Q1<	Transistor de acoplamiento
D1	Diodo de fijación de nivel de entrada
Q2	Transistor divisor de fase
Q3y Q4	Transistores Totem Pole

Tabla 9.3.4. Tabla descriptiva de los elementos del inversor

Figura 9.3.5. Circuito lógico de un inversor lógico TTL

NAND

La compuertas NAND se detalló en la lección de configuraciones de salida TTL.