ARQUITECTURA DE DIVERSOS PLD'S SECUENCIALES

En el capítulo 4 vimos la descripción y arquitectura de los PLD's combinatorios, en el cual se dieron los detalles sobre su estructura y funcionamiento. En esta lección veremos la descripción de algunos PLDs secuenciales de uso comercial. Los PLDs secuenciales se encuentran clasificados en dos tipos: "no reprogramables" y "reprogramables". A continuación veremos estas dos categorías de PLDs y sus diferencias.

PLDs no reprogramables

En este tipo de PLD's es posible programar el arreglo de compuertas sólo una vez, de tal manera que no es posible hacer modificaciones posteriores al estado de los fusibles, quedando únicamente operando con la lógica definida por las conexiones internas programadas. Estos dispositivos son conocidos por la sigla PAL (Programmable Array Logic).

En la figura 8.1.1 se muestra un PLD secuencial PAL16R6. Este dispositivo tiene 20 pines, los cuales se distribuyen de la siguiente forma:

• 8 entradas principales (pines 2 a 9).
• 8 salidas (pines 12 a 19).
• 1 entrada de reloj (pin 1).
• 1 entrada de habilitación (pin 11).
• 2 entradas de alimentación (pines 10 y 20).

Este PLD tiene la posibilidad de obtener 10 entradas como máximo y 6 salidas de registro con flip-flop tipo D. En la Figura 8.1.1. se observa la estructura interna de este PLD, donde se puede notar lo siguiente:

• Todos los flip-flops se encuentran conectados a una señal común de reloj, como en los circuitos secuenciales sincrónicos.
• Cada una de las salidas de los flip-flops pasa por un buffer triestado cuya señal de habilitación es común para los demás buffers de las salidas.
• Existen dos pines especiales IO1 e IO8, los cuales son bidireccionales y se pueden configurar como entrada o como salida.
• Las salidas de los flip-flops retornar hacia el arreglo de compuertas, lo cual permite crear lazos de realimentación, lo cual permite implementar contadores y registros.

En la tabla 8.1.1 se observa una lista de algunos PLDs secuenciales de uso general. Los PLDs PAL16XX indicados en la tabla tiene el mismo arreglo de compuertas de 16 variables. LosPLDs de la familia PAL20XX tienen un arreglo de compuertas similar con 20 variables. En la figura 8.1.2 se observan los esquemas lógicos de los PLDs relacionados en la tabla 8.1.1.

PLD	Nº de pines	Entradas por compuerta AND	Entradas principales	Salidas combinacionales bidireccionales	Salidas tipo registro	Salidas combinacionales
PAL16R4	20	16	8	4	4	0
PAL16R6	20	16	8	2	6	0
PAL16R8	20	16	8	0	8	0
PAL20R4	24	20	12	4	4	0
PAL20R6	24	20	12	2	6	0
PAL20R8	24	20	12	0	8	0

Tabla 8.1.1. Descripción de PLDs secuenciales no reprogramables de uso general

Figura 8.1.2. Diagramas lógicos de PLDs secuenciales no reprogramables (Copyright © 1999 by John F. Wakerly)

PLDs reprogramables

Estos PLDs utilizan tecnología EEPROM (Electrical Erasable Programmable ROM) y se conocen con el nombre de GALs (Generic Array Logic). Estos dispositivos a diferencia de los anteriores permiten modificar la disposición interna de las conexiones de las compuertas después de haber sido programados. En la Figura 8.1.3 se observa la arquitectura de unaGAL16V8.

Este dispositivo tiene 20 pines distribuidos de la siguiente forma:

• 8 entradas dedicadas (pines 2 a 9).
• 8 salidas de registro programables (pines 12 a 19).
• 1 entrada de reloj (pin 1).
• 1 entrada de habilitación (pin 11).
• 2 entradas de alimentación (pines 10 y 20).

Las salidas se pueden programar como salida secuencial o como salida combinacional dependiendo del estado de los fusibles de selección ubicados en la macrocelda lógica de cada salida. La macrocelda corresponde al conjunto de elementos agrupados en cada salida, incluyendo la compuerta OR).

Figura 8.1.4. Macroceldas lógicas para el PLD GAL16V8. (Copyright © 1999 by John F. Wakerly).

Estas celdas son conocidas como OLMCs de la sigla en inglés Output Logic MacroCell y en la figura 8.1.4 se observa la estructura interna de una de estas celdas en sus dos configuraciones disponibles (salida secuencial y salida combinacional).