CONFIGURACIÓN DE SALIDAS EN LAS FAMILIAS TTL Y CMOS

El funcionamiento interno de estos dispositivos se rige por dos estados bien diferenciados a los cuales se les asigna los valores lógicos uno o cero. La convención es asignar el valor lógico uno al interruptor y el valor lógico cero al interruptor abierto. En lugar de interruptores se usan transistores bipolares o unipolares.

Configuraciones de Salida en las Compuertas TTL

Las compuertas TTL tienes tres tipos de configuraciones de salida:

1. Salida de Colector Abierto.
2. Salida de Poste Totémico.
3. Salida de Tres Estados.

Compuerta con Salida de Colector Abierto

La compuerta básica TTL fue una modificación DTL. La figura de la compuerta citada se muestra en la figura 9.2.1.

Figura 9.2.1. Compuerta NAND TTL de colector abierto

La resistencia externa R_L debe conectarse para que la salida hale hacia el nivel alto, cuando el transistor Q₃ está en corte.

Si cualquiera de los niveles lógicos de entrada es cero, la juntura base-emisor en Q₁ se polariza directamente. Por consiguiente, la tensión en la base Q₁ es igual a:

0.2 V(Tensión de entrada) + 0.7(Vbe_Q1) = Vb_Q1 = 0.9 V

El transistor Q₃ comienza a conducir cuando la suma de las caídas de tensión de Vbc_Q1, Vbe_Q2 y Vbe_Q3 sean superiores a 1.8 V. Como la tensión en Vb_Q1 es 0.9.V, el transistor Q₃queda en estado de corte. Por lo tanto, sí se conecta una resistencia al colector, la tensión de salida será un 1 lógico.

Si todos los niveles lógicos de entrada son 1, los transistores Q₂ y Q₃ se saturan debido a que la tensión en la base de Q₁ es superior a la suma de las caídas de tensión Vbc_Q1, Vbe_Q2y Vbe_Q3. Entonces el estado de salida es igual a cero lógico (0).

Compuerta con Salida de Tipo Totémico (Totem Pole)

Las compuertas se caracterizan por tener una impedancia de salida determinada. Esta impedancia se compone de una resistencia más una capacitancia. La capacitancia se carga exponencialmente de bajo a alto según la constante de tiempo RC, cuando el transistor de salida pasa de bajo a alto. La diferencia entre una compuerta de colector abierto y una de tipo totémico radica en el transistor Q₄ y el diodo D_1.

Figura 9.2.2. Compuerta TTL de salida tipo totémico

La salida es baja cuando Q₂ y Q₃ se encuentran en saturación como en la compuerta de colector abierto. La ecuación siguiente expresa el valor de la tensión en el colector de Q₂:

0.7(Vbe_Q3) + 0.2 V(Vce_Q2) = Vc_Q2 = 0.9 V

Como F = Vce_Q3 = 0.2 V, el transistor Q₄ está en corte por:

0.6 V(Vbe_Q4) + 0.6 V(V_D1) < 0.11 V(Vc_Q2 ó Vb_Q4)

ya que Vc_Q2 = Vb_Q4 . Por lo tanto Q₄ está en corte. El diodo se coloca para provocar una caída en el lazo y asegurar el corte de Q₄ con Q₃ saturado.

En una transición de estado lógico 1 en la salida por causa de cambio en la entrada a 0, los transistores Q₂ y Q₃ se cortan. En este caso, la salida se mantiene un instante de tiempo baja debido a que el voltaje en el condensador no puede cambiar instantáneamente. En el momento que Q₂ entra en corte, Q₄ conduce por el voltaje conectado a su base a través de la resistencia de 1.6 KW. El transistor Q₄ se satura momentáneamente por la corriente exigida por el condensador, incrementándose el voltaje de acuerdo a una constante de tiempoRC. El proceso anterior es rápido por la baja resistencia equivalente entre 130 KW, la resistencia de saturación del transistor y la resistencia del diodo. Por consiguiente, la transición de un valor lógico bajo a uno alto es más rápida. En la medida de acumulación de carga a la salida, el voltaje de salida la corriente por el transistor Q₄ disminuye, por lo que éste pasa a la región activa. Entonces, el voltaje de salida es:

F = 5 - 0.6 V(Vbe_{Q4) -} 0.6 V(V_D1) = 3.6 V

Compuerta con Salida de Tres Estados (Triestado)

Las compuertas de tres estados por su construcción se clasifican en TTL y CMOS.

La compuerta de tres estados se presenta en las compuertas de tipo totémico que permiten la conexión alambrada de las salidas para formar un bus común.

Las compuertas de tres estados tienen los siguientes estados de salida:

1. Un estado de bajo nivel (0).
2. Un estado de alto nivel (1).
3. un estado de alta impedancia o estado flotante (Z).

En la figura 9.2.3. se muestran los símbolos de las compuertas.

Figura 9.2.3. Compuertas de tres estados

La compuerta de tres estados funciona normalmente con la entrada B₁ en alto. La compuerta inversora de tres estados se activa en su funcionamiento con la entrada B₂ en bajo. Cuando la entrada C es baja, la salida es un circuito abierto con con una impedancia alta, independiente del valor lógico en la entrada A₁ (Ver figura Figura 9.2.3.a). En el estado Z no existe posibilidad de circulación de corriente en ningún sentido. En la tabla 9.2.1. se indican los valores de salida para estas dos compuertas.

A1	B1	C1	A2	B2	C2
0	0	Z	0	0	0
1	0	Z	1	0	1
0	1	0	0	1	Z
1	1	1	1	1	Z

Tabla 9.2.1. Compuertas TTL de tres estados

Compuerta de Tres Estados TTL

El circuito en estado Z se basa en bloquear los dos transistores de la salida Totem- Pole a la vez cuando se active la entrada de control. La figura 9.2.4. muestra el inversor TTL 3-State. La entrada B₂ en alto, hace que el transistor T₅ se corte; por lo tanto la corriente base colector de T₅ satura los transistores T₆ y T₇. El diodo D₆ conduce y esto produce que los transistores de salida del circuito se corten, debido al potencial bajo en el emisor de T₁ y el colector de T₂. La conducción de T₁, bloquea a T₂ y T₄ no recibe corriente en la base, por lo que entra a estado de corte. De otro lado, el colector del transistor T₂ queda a un potencial muy próximo a masa, llevando a T₃ a corte.

Figura 9.2.4. Circuito Inversor de tres estados TTL

Compuerta de Tres Estados CMOS

En el circuito CMOS de la figura 9.2.5., el estado de la salida es igual a la entrada sólo si la entrada B₁ está en nivel alto (1). Cuando la entrada B₁ está en nivel bajo (0), la salida se encuentra en nivel de impedancia alta (Z) y es independiente del nivel de entrada A_1. En el funcionamiento del circuito interno de la figura 9.2.5., en el estado de entrada B₁=0conduce el transistor Q_P1 (canal P) y la activación de este elemento hace conducir a Q_N3 (canal N); por lo tanto el drenador Q_N3 queda a un potencial de 0 V y esto sitúa al transistorQ_N5 en estado de corte. El potencial de 0 V en la puerta del transistor Q_P3 hace conducir a éste, colocando al transistor Q_{P5 en estado de corte.} En este estado de la entrada de control, los transistores de salida Q_P5 y Q_N5 están en corte y el terminal de salida queda en estado de alta impedancia o tercer estado.

Cuando la entrada B₁ está en nivel bajo (1), el estado de salida es igual de la entrada, tal como se deduce del funcionamiento del circuito. Si la compuerta tiene estado de entradaA₁=1, conduce el transistor Q_P5 y Q_N5 entra en corte, lo cual hace la salida C₁ igual a 1. Cuando A₁=0, conduce el transistor Q_N5 y Q_P5 entra en corte, lo cual hace la salida C₁ igual a 0.

Figura 9.2.5. Circuito de tres estados CMOS

FAMILIAS TTL Y CMOS

La compuerta TTL fue una mejora introducida a la compuerta DTL. Los parámetros más importantes de las compuertas TTL son el retardo de propagación (ns), la disipación de potencia (mW), y el producto velocidad -potencia (pJ). El producto velocidad-potencia indica un retardo en la propagación con una disipación de potencia determinada.

Características Generales de los Circuitos Digitales

Las características de un circuito digital se usan con el fin de comparar las compuertas de las distintas familias lógicas. Estas se listan a continuación:

• Fan Out (Cargabilidad de salida): Es el máximo número de cargas que pueden ser gobernadas en la salida de la compuerta sin alterar su operación normal.
• Fan In (Cargabilidad de entrada): Es el máximo número de entradas que puede tener una compuerta.
• Tensión de Umbral: Una curva de transferencia de una puerta lógica inversora se muestra en la figura 9.1.1. En la figura se distinguen dos tensiones de umbral; la primera para el estado lógico cero (V_{u, 0}) y la segunda para el estado lógico uno (V_{u, 1}). Los puntos de pendiente -1 representan estas tensiones de umbral_. Por lo tanto, la tensión de umbral es la tensión en la que la compuerta comienza a cambiar de estado lógico.
• Margen de ruido: Es el límite de tensión de ruido admisible a la entrada del elemento lógico, sin registrar cambios en el estado de la salida. Existen dos márgenes de un ruido, uno para el estado lógico uno y otro para el estado lógico cero.

Figura 9.1.1. Curva de transferencia de un circuito lógico inversor

V_{sal, 0 máx} = Máxima tensión en la salida de una compuerta cuando su estado lógico es cero y con cargabilidad de salida máxima. 

V_{sal, 1 mín} = Mínima tensión a la salida de una compuerta cuando su estado lógico es uno y con cargabilidad máxima posible. 

V_{u, 0} = Tensión de umbral del estado lógico de entrada cero. 

V_{u, 1} = Tensión de umbral del estado lógico de entrada uno. 

En circuitos digitales es común conectar dos puertas de las mismas características, una enseguida de otra, tal como indica la figura 9.1.2. Por consiguiente, la tensión máxima de entrada en estado cero V_{E,0 máx}, es equivalente a la máxima tensión de salida en estado cero V_{s,0 máx}. De igual forma, la tensión mínima de entrada en estado uno V_{E,1 mín} es igual a la tensión mínima de salida en estado uno V_{s,1 mín}.

Figura 9.1.2. Compuertas Lógicas Interconectadas.

Los margenes de ruido se definen de la forma siguiente: 

Margen de ruido en estado cero a la entrada: Es la diferencia entre V_{u, 0} y V_{E,0 máx.} 

M₀ = V_{u, 0} - V_{E,0 máx} = V_{u, 0} - V_{s,0 máx} 

Margen de ruido en estado uno a la entrada: Es la diferencia entre V_{E,1 mín y Vu, 1.} 

M₁ = V_{E,1 mín} - V_{u, 1} = V_{s,1 mín} - V_{u, 1}

• Tiempo de programación medio (tpd): Es el tiempo de retardo promedio en la transición de una señal de la entrada a la salida en los casos que esta pasa del estado 1 a 0 y viceversa.
• Potencia disipada: Es la potencia consumida por la compuerta. La disipación de potencia en función de la frecuencia de una compuerta TTL es constante dentro del rango de operación. En cambio, la compuerta CMOS depende de al frecuencia (ver figura 9.1.3).

Figura 9.1.3. Curva de potencia en función de la frecuencia

• Producto potencia dispada-tiempo de propagación: Es el producto de los dos tipos de características mencionadas.

La velocidad de la compuerta es inversamente proporcional al retardo de propagación.

Familia TTL (Lógica de Transistor - Transistor)

Esta fue la primera familia de éxito comercial, se utilizó entre 1965 y 1985. Los circuitos TTL utilizan transistores bipolares y algunas resistencias de polarización. La tensión nominal de alimentación de los circuitos TTL son 5 V DC.

Niveles Lógicos TTL

En el estudio de los circuitos lógicos, existen cuatro especificaciones lógicos diferentes: V_IL, V_IH, V_OL y V_OH.

En los circuitos TTL, V_IL es la tensión de entrada válida para el rango 0 a 0.8 V que representa un nivel lógico 0 (BAJO). El rango de tensión V_IH representa la tensiones válidas de un1 lógico entre 2 y 5 V. El rango de valores 0.8 a 2 V determinan un funcionamiento no predecible, por la tanto estos valores no son permitidos. El rango de tensiones de salida V_OL,V_OH se muestra en la figura 9.1.4.

Figura 9.1.4. Nivel lógico de entrada de un circuito TTL

Circuitos Lógicos CMOS (Metal Óxido Semiconductor Complementario)

La tecnología CMOS es la más utilizada actualmente para la construcción de circuitos integrados digitales, como las compuertas, hasta los circuitos como las memorias y los microprocesadores. La tensión nominal de alimentación de los circuitos CMOS son +5 V y +3,3 V.

Niveles Lógicos CMOS

En la figura 9.1.5. se muestran las tensiones V_IL, V_IH, V_OL, V_OH válidas para los dispositivos CMOS de nivel +5 VDC.

Figura 9.1.5. Nivel Lógico de Entrada de un circuito CMOS +5 V

ARQUITECTURA DE DIVERSOS PLD'S SECUENCIALES

En el capítulo 4 vimos la descripción y arquitectura de los PLD's combinatorios, en el cual se dieron los detalles sobre su estructura y funcionamiento. En esta lección veremos la descripción de algunos PLDs secuenciales de uso comercial. Los PLDs secuenciales se encuentran clasificados en dos tipos: "no reprogramables" y "reprogramables". A continuación veremos estas dos categorías de PLDs y sus diferencias.

PLDs no reprogramables

En este tipo de PLD's es posible programar el arreglo de compuertas sólo una vez, de tal manera que no es posible hacer modificaciones posteriores al estado de los fusibles, quedando únicamente operando con la lógica definida por las conexiones internas programadas. Estos dispositivos son conocidos por la sigla PAL (Programmable Array Logic).

En la figura 8.1.1 se muestra un PLD secuencial PAL16R6. Este dispositivo tiene 20 pines, los cuales se distribuyen de la siguiente forma:

• 8 entradas principales (pines 2 a 9).
• 8 salidas (pines 12 a 19).
• 1 entrada de reloj (pin 1).
• 1 entrada de habilitación (pin 11).
• 2 entradas de alimentación (pines 10 y 20).

Este PLD tiene la posibilidad de obtener 10 entradas como máximo y 6 salidas de registro con flip-flop tipo D. En la Figura 8.1.1. se observa la estructura interna de este PLD, donde se puede notar lo siguiente:

• Todos los flip-flops se encuentran conectados a una señal común de reloj, como en los circuitos secuenciales sincrónicos.
• Cada una de las salidas de los flip-flops pasa por un buffer triestado cuya señal de habilitación es común para los demás buffers de las salidas.
• Existen dos pines especiales IO1 e IO8, los cuales son bidireccionales y se pueden configurar como entrada o como salida.
• Las salidas de los flip-flops retornar hacia el arreglo de compuertas, lo cual permite crear lazos de realimentación, lo cual permite implementar contadores y registros.

En la tabla 8.1.1 se observa una lista de algunos PLDs secuenciales de uso general. Los PLDs PAL16XX indicados en la tabla tiene el mismo arreglo de compuertas de 16 variables. LosPLDs de la familia PAL20XX tienen un arreglo de compuertas similar con 20 variables. En la figura 8.1.2 se observan los esquemas lógicos de los PLDs relacionados en la tabla 8.1.1.

PLD	Nº de pines	Entradas por compuerta AND	Entradas principales	Salidas combinacionales bidireccionales	Salidas tipo registro	Salidas combinacionales
PAL16R4	20	16	8	4	4	0
PAL16R6	20	16	8	2	6	0
PAL16R8	20	16	8	0	8	0
PAL20R4	24	20	12	4	4	0
PAL20R6	24	20	12	2	6	0
PAL20R8	24	20	12	0	8	0

Tabla 8.1.1. Descripción de PLDs secuenciales no reprogramables de uso general

Figura 8.1.2. Diagramas lógicos de PLDs secuenciales no reprogramables (Copyright © 1999 by John F. Wakerly)

PLDs reprogramables

Estos PLDs utilizan tecnología EEPROM (Electrical Erasable Programmable ROM) y se conocen con el nombre de GALs (Generic Array Logic). Estos dispositivos a diferencia de los anteriores permiten modificar la disposición interna de las conexiones de las compuertas después de haber sido programados. En la Figura 8.1.3 se observa la arquitectura de unaGAL16V8.

Este dispositivo tiene 20 pines distribuidos de la siguiente forma:

• 8 entradas dedicadas (pines 2 a 9).
• 8 salidas de registro programables (pines 12 a 19).
• 1 entrada de reloj (pin 1).
• 1 entrada de habilitación (pin 11).
• 2 entradas de alimentación (pines 10 y 20).

Las salidas se pueden programar como salida secuencial o como salida combinacional dependiendo del estado de los fusibles de selección ubicados en la macrocelda lógica de cada salida. La macrocelda corresponde al conjunto de elementos agrupados en cada salida, incluyendo la compuerta OR).

Figura 8.1.4. Macroceldas lógicas para el PLD GAL16V8. (Copyright © 1999 by John F. Wakerly).

Estas celdas son conocidas como OLMCs de la sigla en inglés Output Logic MacroCell y en la figura 8.1.4 se observa la estructura interna de una de estas celdas en sus dos configuraciones disponibles (salida secuencial y salida combinacional).

EJEMPLOS DE CONTROL SECUENCIAL

Los sistemas combinacionales y secuenciales tienen gran variedad de aplicaciones en la vida real. En la mayoría de sistemas digitales encontrados en la práctica se incluyen elementos que memorizan la información, por lo cual se requieren de circuitos secuenciales.

El objetivo de esta lección consiste en dar aplicabilidad a la teoría vista en este capítulo, mediante dos ejemplos sencillos, con los cuales se harán uso de las herramientas de análisis y diseño de circuitos secuenciales: la implementación de un semáforo y un control de un motor de pasos.

Implementación de un Semáforo

Construir el circuito lógico para un semáforo que responda a la siguiente secuencia: Verde, Amarillo, Rojo y Rojo/Amarillo.

El semáforo tiene cuatro estados, los cuales se pueden representar con 2 flip-flops, sin embargo para asignar el tiempo de duración de cada estado se emplearan 3 flip-flops, de los cuales se pueden obtener 8 estados, cuyos tiempos se pueden distribuir de la siguiente forma:

• Verde (3 ciclos)
• Amarillo (1 ciclo)
• Rojo (3 ciclos)
• Rojo-Amarillo (1 ciclo)

Donde cada ciclo representa una transición en la señal de reloj. Observe que la duración de la secuencia de los cuatro estados es de 8 ciclos.

El primer paso para realizar el diseño consiste en asignar los estados lógicos, como se puede notar en la tabla 7.4.1. Esta asignación de estados se puede hacer de forma libre y no necesariamente debe corresponder a una secuencia binaria, sin embargo, en este caso por comodidad sean establecido de esta forma para implementar el circuito con base en un contador sincrónico de tres bits.

Color	Salidas de los flip-flops			Salidas al Semáforo
	Q2	Q1	Q0	V	A	R
Verde>	0	0	0	1	0	0
	0	0	1	1	0	0
	0	1	0	1	0	0
Amarillo	0	1	1	0	1	0
Rojo	1	0	0	0	0	1
	1	0	1	0	0	1
	1	1	0	0	0	1
Rojo-Amarillo	1	1	1	0	1	1

Tabla 7.4.1. Asignación de estados

En la figura 7.4.1 se observa un contador sincrónico de tres bits construido con flip-flops JK, a partir del cual se realizará el diseño. El objetivo de hacer uso del contador es emplear sus salidas (Q₂, Q₁ y Q₀) para generar los estados de las variables V, A y R (Verde, Amarillo y Rojo) del semáforo.

Figura 7.4.1. Contador de tres bits

El siguiente paso consiste en deducir la logica combinacional adicional para generar los estados de las variables V, A y R. Para ello se deben construir los mapas de Karnaugh y obtener las ecuaciones lógicas. En la figura 7.4.2 se muestran los mapas con las ecuaciones resultantes para cada variable.

Figura 7.4.2. Mapas de Karnaugh

Con las expresiones obtenidas solo resta agregar la lógica al contador de la figura 7.4.1. El diseño del final del circuito de muestra en el ejemplo Visual.

Motor paso a paso operando en forma unipolar

Un motor de pasos es un tipo especial de motor diseñado para rotar un determinado ángulo como respuesta a una señal en su circuito de control. Estos motores se utilizan en varios sistemas de control de posición debido a la presición que manejan.

Este tipo de motor puede tener una o dos bobinas por fase. Los que tienen una bobina por fase se conocen como motores de tres hilos y los que tienen dos bobinas por fase se conocen como motores de devanado partido. Para este ejemplo se empleará un motor de fase partida, como el que se indica en la figura 7.4.3. Observe la foma en que debe ser conectado para hacer el control.

Figura 7.4.3. Motor de pasos de devanado partido

En este ejemplo se hará el diseño del circuito de control para manejar cuatro pasos, los cuales corresponden a la posición de los interruptores se indican en la tabla 7.4.2.

Numero de paso	Estado de los interruptores
	S1	S2	S3	S4
1	ON	OFF	OFF	ON
2	ON	OFF	ON	OFF
3	OFF	ON	ON	OFF
4	OFF	ON	OFF	ON

Tabla 7.4.2. Secuencia de estados de los interruptores (4 pasos)

Los interruptores se pueden controlar de dos formas, ya sea con tiristores (SCR's) o mediante el uso de relevos. En la figura 7.4.4 se observan las dos opciones para manejar los interruptores.

Figura 7.4.4. Interruptor por relevo y de estado solido

Observando la tabla 7.4.2, se puede notar que los estados de los interruptores S1 y S2, son complementarios, al igual que los interruptores S3 y S4, lo cual simplifica el diseño del circuito.

El primer paso para realizar el diseño de la unidad de control, consiste en asignar los estados lógicos y seleccionar el tipo de flip-flop con el cual se implementará el circuito lógico. En la tabla 7.4.3 se relacionan los estados lógicos de las salidas y los estados de las entradas j y k de los flip-flops. Note que las variables S₂ y S₄ no se tuvieron en cuenta, debido a que sus estados son el complemento de S₁ y S₃ respectivamante.

Estado Actual		Entrada	Estado Siguiente		Estadas de los flip-flops
S1	S3	D	S1	S3	J1	K1	J3	K3
1	0	0	0	0	X	1	0	X
1	1	0	1	0	X	0	X	1
0	1	0	1	1	1	X	X	0
0	0	0	0	1	0	X	1	X
1	0	1	1	1	X	0	1	X
1	1	1	0	1	X	1	X	0
0	1	1	0	0	0	X	X	1
0	0	1	1	0	1	X	0	X

Tabla 7.4.3. Tabla de estado

El siguiente paso consiste en construir los mapas de Karnaugh para los estados de los flip-flops (J₁, K₁, J₃, K3). Tales estados se indican en los mapas de Karnaugh mostrados en las figura 7.4.5 con las ecuaciones lógicas correspondientes.

Figura 7.4.5. Mapas de Karnaugh

El último paso del diseño consiste en construir el circuito lógico a partir de las ecuaciones lógicas obtenidas, el cual se muestra en la figura 7.4.6.

Figura 7.4.6. Diseño final del circuito lógico

Observe que los estados S2 y S4 no se tuvieron en cuenta en el diseño debido a que los flip-flops por defecto entregan en sus salidas una variable y su complemento.