FLIP-FLOPS

A diferencia de los cerrojos los flip-flops son dispositivos sincrónicos y el estado de sus salidas es controlado en instantes de tiempo discretos por una señal de reloj. Al igual que loscerrojos los hay de varios tipos y sus aplicaciones son diversas. Los flip-flops son dispositivos que responden una señal de reloj durante los cambios de 1 a 0 lógico o de 0 a 1 lógico, según el tipo de flip-flop.

Para lograr que los flip-flops respondan al cambio de la señal del reloj es necesario implementar un circuito que detecte el flanco de subida o bajada de la seña de reloj. En el ejemplo Visual se observa uno de estos circuitos, el cuál se conoce como flip-flop D maestro/esclavo. Un flip-flop de este tipo contiene dos cerrojos, uno de ellos actúa como maestro y el otro como esclavo. Durante la transición de la señal de reloj de 1 a 0 lógico las entradas se emplean para determinar la salida del maestro. Cuando la señal de reloj pasa de 0 a 1 lógico el estado del maestro se trasmite al esclavo. De esta forma se garantiza que las salidas Q y Q' del flip-flop cambien cada vez que ocurre una transición de 0 a 1 en la señal de reloj. Haga click sobre la entrada D del cerrojo maestro y observe como se transmite la información al cerrojo esclavo y de este a la salida.

Flip-Flop S-R (Set-Reset)

Este dispositivo es similar al cerrojo S-R de la lección anterior, la diferencia radica en la inclusión de una señal de reloj, que actúa como señal de confirmación del paso de los datos hacia el circuito principal, el cuál se encarga de memorizar los datos. Su representación en los sistemas digitales es la que se muestra en la figura 5.5.2. Este tipo de flip-flop no es muy comercial así que no se darán mas detalles sobre este dispositivo en este curso.

Figura 5.5.2. Flip-flop S-R

Flip-Flop D (Data)

El flip-flop D es muy similar al cerrojo D, y su diferencia radica en que la señal habilitadora (enable) es reemplazada por el mecanismo del flip-flop maestro/esclavo, el cual actualiza los datos cada vez que la señal de reloj tiene una transición de 0 a 1 o 1 a 0 dependiendo del tipo de flip-flop. La estructura del flip-flop D y su representación simplificada se muestran en la figura 5.5.3.

Figura 5.5.3. Flip-flop D

La tabla 5.5.1 es la tabla de verdad de este flip-flop, la cual indica que el dado se tranfiere cuando ocurre un pulso de reloj.

D	CLK	Qi+1
0	↑	0
1	↑	1

Tabla 5.5.1. Estados del flip-flop D

La forma de operación de este flip-flop es muy sencilla:

• Cuando D=0 y se presenta un cambio de 0 a 1 lógico en la entrada de reloj del flip-flop la salida Q=0.


• Cuando D=1 y se presenta un cambio de 0 a 1 lógico en la entrada de reloj del flip-flop la salida Q=1.

En otras palabras, el dato en D se transfiere y memoriza en Q cada vez que se presenta una transición de 0 a 1 lógico en la señal de reloj (CLK); esta condición se conoce con el nombre de transición por flanco positivo.

La condición complementaria a la anterior es cuando la transición es de 1 a 0 lógico, en este caso se dice que la transición se da por flanco negativo.

Este flip-flop se puede utilizar para que la transición se de por flanco negativo, simplemente basta con poner a la entrada del reloj (CLK) un inversor como en la figura 5.5.4.

Figura 5.5.4. Flip-flop D con inversor en la entrada de reloj

Flip-Flop D Preset-Clear

Este flip-flop es similar al flip-flop D, excepto que este tiene dos entradas asincrónicas activadas en bajo llamadas Preset y Clear. Estas entradas como su nombre lo indican sirven respectivamante para poner en 1 y 0 la salida Q del flip-flop independientemente de la señal de reloj. La configuración de este flip-flop y su representación abreviada se describen en la figura 5.5.5.

Figura 5.5.5. Flip-flop D Preset-Clear

La gran parte de los Circuitos Integrados que contienen flip-flops vienen con entradas asíncrónicas de inicialización y borrado (Preset y Clear), comunmente representados con las abreviaturas PRE y CLR.

Flip-Flop J-K

Este flip-flop es una versión modificada del flip-flop D, y su aplicación es muy difundida en el Análisis y Diseño de Circuitos Secuenciales. El funcionamiento de este dispositivo es similar al flip-flop S-R, excepto que en este no se presentan indeterminaciones cuando sus dos entradas se encuentran en 1 lógico, si no que el flip-flop entra en un modo de funcionamiento llamado modo complemento, en el cual, la salida Q cambia a su estado complementario después de cada pulso de reloj. La configuración de este flip-flop y su representación abreviada se muestran en la figura 5.5.6. y en la tabla 5.5.2 se indican los estados de entrada y salida de este flip-flop.

Figura 5.5.6. Representación del flip-flop J-K

Note que las entradas J y K controlan el estado de este flip-flop de la misma manera que en el flip-flop D. Cuando las entradas son J=1 y K=1 no generan un estado indeterminado a la salida, sino que hace que la salida del flip-flop cambie a su estado complementario.

J	K	CLK	Qi+1
0	0	↑	Qi
1	0	↑	1
0	1	↑	0
1	1	↑	Qi'

Tabla 5.5.2. Estados del flip-flop J-K

Flip-Flop T (Toggle)

Este flip-flop recibe su nombre por la función que realiza (Toggle) cambiando el estado de la salida por su complemento. Es una modificación del flip-flop J-K limitándolo a cumplir exclusivamente esta función, la cual se logra uniendo las terminales J y K como se muestra en la figura 5.5.7.

Figura 5.5.7. Flip-flop T

La tabla de verdad de este flip-flop se limita a las líneas 1 y 4 del flip-flop J-K.

T	CLK	Qi+1
0	↑	Qi
1	↑	Qi'

Tabla 5.5.3. Estados del flip-flop T