PRINCIPIOS Y APLICACIONES DE LOS DISPOSITIVOS LÓGICOS PROGRAMABLES COMO LAS PALS Y LAS GALS.

Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de intersección. Las matrices pueden ser fijas o programables. Todos los PLD están formados por matrices programables.

Estrucutura Interna de un PLD

La estructura básica de un PLD etá formada por un arreglo de puetas AND y OR interconectadas a través de fusibles.

Matriz AND

La matriz AND está formada por una red de compuertas AND conectadas a través conductores y fusibles en cada punto de intersección. Cada punto de intersección entre una fila y una columna se denomina celda. La figura 4.4.1 muestra un arreglo de compuertas no programado.

Figura 4.4.1. Arreglo AND No Programado.

Cuando se requiere una conexión entre una fila y una columna, el fusible queda intacto y en caso de no requerirse la conexión, el fusible se abre en el proceso de programación. La figura muestra 4.4.2 un arreglo AND programado.

Figura 4.4.2. Arreglo AND Programado.

Matriz OR

La matriz OR está formada por una red de compuertas OR conectadas a través conductores y fusibles en cada punto de intersección. La figura 4.4.3 muestra un arreglo de compuertas no programado.

Figura 4.4.3. Arreglo OR No Programado.

La figura muestra 4.4.4 un arreglo OR programado.

Figura 4.4.4. Arreglo OR Programado.

Los dispositivos lógicos programables que se usan más comúnmente para la implementación lógica son la PAL y la GAL.

Lógica de Arreglos Programables (PAL, Programmable Array Logic)

La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la PLA, tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilización de dos matrices programables y la mayor complejidad del circuito. La PAL básica está formada por una matriz AND programable y una matriz OR fija con la lógica de salida (Ver figura 4.4.5). Esta estructura permite implementar cualquier suma de productos lógica con un número de variables definido, sabiendo que cualquier función lógica puede expresarse como suma de productos. La PAL se implementa con tecnología bipolar (TTL o ECL).

Figura 4.2.5. Diagrama de bloques de una PAL (Programmable Logic Array)

Nomenclatura de una PAL

Los líderes en fabricación de PLDs, Texas Instruments y AMD, tienen una notación para identificar los dispositivos. Por ejemplo, la estructura en PLD AMD es:

Figura 4.2.6. Diagrama de bloques de una PAL (Programmable Logic Array)

Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 4.2.1.

Códigos	Tipos de Salidas
L	Combinatoria con nivel bajo activo.
H	Combinatoria con nivel alto activo.
R	Registro.
RA	Registro asíncrono.
X	Registro O exclusivo.
V	Vesátil.
M	Macrocélula.

Tabla 4.2.1. Tipos de Salidas de una PAL.

PALs comerciales

En el mercado se manejan referencias como la PAL16L8, PAL20L8, PAL20V8 y PAL20X8.

Matriz Lógica Genérica (GAL, Generic Array Logic)

La GAL se forma con una matriz AND reprogramable y una matriz OR fija , con una salida lógica programable. La figura 4.4.7. muestra el diagrama de bloques de una GAL. Esta estructura permite implementar cualquier expresión lógica suma de productos con un número de variables limitado.

Figura 4.4.7. Diagrama de Bloques de una GAL (Generic Array Logic).

Las dos principales diferencias entre los dispositivos GAL y PAL son:

a) la GAL es reprogramable y

b) la GAL tiene configuraciones de salida programables. La GAL se puede programar una y otra vez, ya que usa tecnología ECMOS (Electrically Erasable CMOS, CMOS borrable eléctricamente).

En la figura 4.4.8. se ilustra la estructura básica de una GAL con dos variables de entrada y una de salida. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas, con una celda CMOS eléctricamente borrable (E²CMOS) en cada punto de intersección, en lugar de un fusible como en el caso de las PAL. Estos PLDsson borrables y reprogramables. El transistor CMOS tiene 2 compuertas, una de ellas totalmente aislada, flotante. Para programar cada celda se aplica o no una tensión mayor a V_DD(alta) en la compuerta no flotante. Al aplicar esta tensión el dieléctrico conduce y la compuerta flotante se carga negativamente, dejando en operación normal siempre abierto el transistor.

Figura 4.4.8. Estructura Básica de una GAL (Generic Array Logic)

En la figura 4.2.9. se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres productos.

Figura 4.4.9. Programación de una GAL (Generic Array Logic).

El borrado se puede hacer de dos formas:

• Con luz ultravioleta(UV): exponiendo el transistor de 5 a 20 minutos a luz UV, el dieléctrico conduce y permite la descarga de la compuerta flotante. Para este borrado el chip lleva una ventana de cuarzo transparente.

• Borrado eléctrico: Es el más usado hoy en día. La capa que aisla la compuerta flotante es más delgada. Al aplicar una tensión alta con polaridad contraria , la compuerta flotante se descarga porque el dieléctrico conduce. Las ventajas más importantes de esta técnica son una descarga rápida, no se requiere UV y no se requiere sacar el chip de su base.

GALs comerciales

Las diversas GAL tienen el mismo tipo de matriz programable. Se diferencian en el tamaño de la matriz, en el tipo de OLMC (Las macroceldas Lógicas de Salida que contienen circuitos lógicos programables que se pueden configurar como entrada o salida combinacional y secuencial) y en los parámetros de funcionamiento, tales como velocidad y disipación de potencia.

Referencia	Número de Pines	tPD	ICC (mA)	Características
GAL16V8A	20	10, 15, 25	55, 115	E2CMOS PLD Genérica
GAL18V10	20	15, 20	115	E2CMOS PLD Universal
GAL22V8A	24	10, 15, 25	55, 115	E2CMOS PLD Genérica
GAL22RA10	24	15, 20	115	E2CMOS PLD Universal
GAL22V10	24	10, 15, 25	130	E2CMOS PLD Universal
GAL26CV12	28	15, 20	130	E2CMOS PLD Universal
GAL6001	24	30, 35	150	E2CMOS FPLA
ispGAL16Z8	24	30, 35	190	E2CMOS PLD Programable en Circuito

Tabla 4.2.2. Familias GAL del fabricante Lattice