DECODIFICADORES BINARIOS DE 2 A 4, DE 3 A 8 Y DE 4 A 16 LÍNEAS

Un decodificador es un circuito lógico cuya función es indicar la presencia de cierto código en sus líneas de entrada con un nivel predeterminado a la salida. El procedimiento consiste en interpretar el código de n líneas de entrada con el fin de activar un máximo de 2ⁿ líneas a la salida. Si el código de entrada tiene combinaciones no usadas o de no importa, la salida tendrá menos de 2ⁿ salidas. La característica predominante en los decodificadores es un mayor número de salidas con respecto al número de entradas. El diagrama de bloques se muestra en la figura 3.1.1.

Figura 3.1.1. Diagrama de bloques de un Decodificador n x 2ⁿ.

Decodificador de 2 a 4 líneas (2 bits)

El Decodificador de 2 a 4 líneas tiene 2 líneas de entrada y 4 líneas de salida. En la tabla 3.1.1., las entradas del decodificador son I0 e I1 y representan un entero de 0 a 3 en código decimal. G es la entrada de habilitación y determina la activación del circuito de acuerdo a su valor lógico ("1" circuito activo, "0" circuito no activo). Según el valor binario presente en las 2 entradas se activa una de las 4 salidas al valor lógico 1. Por ejemplo, con el valor 1 en I₀ y el valor 0 en I₁ se activará la salida Y₁.

G	I1	I0	Y3	Y2	Y1	Y0
0	X	X	0	0	0	0
1	0	0	0	0	0	1
1	0	1	0	0	1	0
1	1	0	0	1	0	0
1	1	1	1	0	0	0

Tabla 3.1.1. Tabla de verdad del Decodificador de 2 bits

En la figura 3.1.2. se muestra el circuito lógico del decodificador 2x4.

Figura 3.1.2. Diagrama lógico del decodificador 2 x 4 con entrada de habilitación

Decodificador de 3 a 8 líneas (3 bits)

El decodificador de 3 a 8 líneas activa una sola de las 8 líneas de salida de acuerdo con el código binario presente en las 3 líneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.

Las entradas del decodificador son x, y, z y las salidas van de y₀ a y₇ (activas bajas). La tabla de verdad del decodificador se muestra en la tabla 3.1.2.

Entradas			Salidas
X	Y	Z	Y0	Y1	Y2	Y3	Y4	Y5	Y6	Y7
0	0	0	1	0	0	0	0	0	0	0
0	0	1	0	1	0	0	0	0	0	0
0	1	0	0	0	1	0	0	0	0	0
0	1	1	0	0	0	1	0	0	0	0
1	0	0	0	0	0	0	1	0	0	0
1	0	1	0	0	0	0	0	1	0	0
1	1	0	0	0	0	0	0	0	1	0
1	1	1	0	0	0	0	0	0	0	1

Tabla 3.1.2. Tabla de verdad para el Decodificador de 3 a 8 líneas.

Como la tabla anterior tiene 8 salidas, por lo tanto sería necesario dibujar ocho mapas de karnaugh para simplificar cada una de las funciones de salida. Por tanto procedimiento, se puede dibujar un solo mapa y reducir la función para cada término por separado. La reducción de cada término da como resultado la equivalencia entre cada mintérmino de entrada y la salida correspondiente. Por ejemplo, la entrada 110 activará la salida Y₆. En el circuito el mintérmino corresponderá a una compuerta AND de tres entradas con las variables A·B·C’como entradas. De manera similar se construye el circuito para el resto de entradas. El circuito lógico del decodificador de 3 a 8 líneas se representa en la figura 3.1.3.

Figura 3.1.3. Diagrama lógico de un Decodificador 3 x 8.

Ejemplo Visual

Decodificador de 4 a 16 líneas (4 bits)

El decodificador de 4 a 16 líneas activa una sola de las 16 líneas de salida de acuerdo con el código binario presente en las 4 líneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.

Las entradas son w, x, y, z y las salidas son y₀ a y₁₅ (activas bajas). La tabla 3.1.3 muestra la tabla de verdad para el decodificador.

Entradas				Salidas
w	x	y	z	y0	y1	y2	y3	y4	y5	y6	y7	y8	y9	y10	y11	y12	y13	Y14	y15
0	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	1	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	1	1	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0	0
0	1	0	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0	0	0
0	1	0	1	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0	0
0	1	1	0	0	0	0	0	0	0	1	0	0	0	0	0	0	0	0	0
0	1	1	1	0	0	0	0	0	0	0	1	0	0	0	0	0	0	0	0
1	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0	0	0
1	0	0	1	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0	0
1	0	1	1	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0	0
1	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0	0
1	1	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0	0
1	1	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1	0
1	1	1	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	1

Tabla 3.1.3. Tabla de verdad para el decodificador de 4 a 16 líneas

Similar al decodificador de 3 a 8, la salida correspondiente a cada código es el mintérmino correspondiente a cada entrada. La simplificación de la función necesitaría de 16 mapas para la reducción. En vez de construir 16 mapas, se construye solo uno, en el cuál se representa cada uno de los valores para cada combinación de entrada (Ver figura 3.1.4). Los mintérminos no se pueden asociar por la consideración anterior, pero el ejemplo sirve para mostrar la construcción del circuito lógico.

Figura 3.1.4. Mapa de karnaugh de la función del decodificador de 4 a 16 líneas

En la tabla el término Y₇ se obtiene del mintérmino m₇ (W’·Z·Y·X). En la entrada, los valores 0111 activarán la salida Y₇. El resto del circuito lógico se construye de manera similar. El diagrama de bloques del circuito lógico se representa en la figura 3.1.5.

Figura 3.1.5. Diagrama de bloques del decodificador 4 a 16 líneas